Stammdaten| INID | Kriterium | Feld | Inhalt |
|---|
| Schutzrechtsart | SART | Patent |
| Status | ST | Nicht anhängig/erloschen |
| 21 | Aktenzeichen DE | DAKZ | 100 52 721.3 |
| 54 | Bezeichnung/Titel | TI | Integrierte Schaltung und Verfahren zum Testen einer integrierten Schaltung |
| 51 | IPC-Hauptklasse | ICM
(ICMV) | G01R 31/3183 (2006.01) |
| 22 | Anmeldetag DE | DAT | 24.10.2000 |
| 43 | Offenlegungstag | OT | 07.06.2001 |
| Veröffentlichungstag der Erteilung | PET | 22.11.2012 |
| 71/73 | Anmelder/Inhaber | INH | Semiconductor Technology Academic Research Center, Tokio/Tókyó, JP |
| 72 | Erfinder | IN | Fujiwara, Hideo, Kyoto, JP; Masuzawa, Toshimitsu, Hyogo, JP; Ohtake, Satoshi, Ikoma, Nara, JP |
| 74 | Vertreter | VTR | advotec. Patent- und Rechtsanwälte, 80538 München, DE |
| 10 | Veröffentlichte DE-Dokumente | DEPN | Originaldokument:
DE000010052721A1
Recherchierbarer Text:
DE000010052721A1
Originaldokument:
DE000010052721B4
Recherchierbarer Text:
DE000010052721B4 |
| Zustellanschrift | | advotec. Patent- und Rechtsanwälte, 80538 München, DE |
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| Ausländische Priorität | PRC
PRNA
PRDA
| JP
11-310972
01.11.1999
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| Zuständige Patentabteilung | | 35 |
| 57 | Zusammenfassung | AB | Ein Testcontroller hat einen Testplangenerator zur Erzeugung eines Testplanes für einen Datenpfad, der so ausgelegt ist, daß er eine festgelegte Kontrolltestfähigkeit hat, wobei der Testplan aus drei Phasen besteht, das heißt, aus einer Zuführung des Testvektors an einen Dateneingang, der Ausführung eines Testes und der Ableitung eines Ausgangs-Antwortsignals, in jedem einem Test zu unterwerfenden Modul vorhanden ist. Die integrierte Schaltung ist somit in der Lage, einen Testplan als Zeitserie eines Kontrollsignals an einen Kontrolleingang eines Datenpfades zuzuführen, die Testdurchführungszeit zu verkürzen und den Testplan mit normaler Betriebsgeschwindigkeit der Schaltung zu erzeugen, so daß ein Test mit der tatsächlichen Betriebsgeschwindigkeit durchgeführt werden kann. |
| 56 | Entgegenhaltungen/Zitate | CT |
EP000000921406A2 (EP 0 921 406 A2)
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| 56 | Entgegenhaltungen/Zitate NPL | CTNP | MASUZAWA,T., WADA,H., SALUJA,K.K., FUJIWARA, H.: A Non-Scan DFT Method for RTL Data Paths To Archieve Complete Fault Efficiency. In: Information Science Technical Report TR980009, Nara Institute of Science and Technology, Japan, Juli 1998;
GHOSH,I., RAGHUNATHAN,A., JHA,N.K.: A Design for Testability Technique for RTL Circuits Using Control/Data Flow Extraction. In: IEEE/ACM Internat. Conference on Computer-Aided Design ICCAD-96, San Jose, 1996, S. 329-336 |
| 43 | Erstveröffentlichungstag | EVT | 07.06.2001 |
| Anzahl der Bescheide | | 2 |
| Anzahl der Erwiderungen | | 1 |
| Erstmalige Übernahme in DPMAregister | EREGT | 26.05.2011 |
| Tag der (letzten) Aktualisierung in DPMAregister | REGT | 03.08.2017
(alle Aktualisierungstage einblenden)(alle Aktualisierungstage ausblenden)- 03.08.2017; 20.01.2016; 27.02.2014; 14.08.2013; 02.08.2013; 25.06.2013; 29.05.2013; 09.05.2013; 11.04.2013; 04.04.2013; 05.03.2013; 23.02.2013; 22.01.2013; 27.11.2012; 22.11.2012; 20.11.2012; 06.11.2012; 29.09.2012; 24.02.2012; 17.02.2012; 13.01.2012; 05.11.2011; 17.07.2011
- Historiendaten für diese(n) Zeitpunkt(e) nicht vorhanden
- 26.05.2011
- Erstmalige Übernahme in DPMAregister
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