Master data| INID | Criterion | Field | Content |
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| Type of IP right | SART | Patent |
| Status | ST | Not pending/lapsed |
| 21 | DE file number | DAKZ | 100 52 721.3 |
| 54 | Designation/title | TI | Integrierte Schaltung und Verfahren zum Testen einer integrierten Schaltung |
| 51 | IPC main class | ICM
(ICMV) | G01R 31/3183 (2006.01) |
| 22 | DE application date | DAT | Oct 24, 2000 |
| 43 | Date of first publication | OT | Jun 7, 2001 |
| Date of publication of grant | PET | Nov 22, 2012 |
| 71/73 | Applicant/owner | INH | Semiconductor Technology Academic Research Center, Tokio/Tókyó, JP |
| 72 | Inventor | IN | Fujiwara, Hideo, Kyoto, JP; Masuzawa, Toshimitsu, Hyogo, JP; Ohtake, Satoshi, Ikoma, Nara, JP |
| 74 | Representative | VTR | advotec. Patent- und Rechtsanwälte, 80538 München, DE |
| 10 | Published DE documents | DEPN | Original document:
DE000010052721A1
Searchable text:
DE000010052721A1
Original document:
DE000010052721B4
Searchable text:
DE000010052721B4 |
| Address for service | | advotec. Patent- und Rechtsanwälte, 80538 München, DE |
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| Foreign priority | PRC
PRNA
PRDA
| JP
11-310972
Nov 1, 1999
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| Patent division in charge | | 35 |
| 57 | Abstract | AB | Ein Testcontroller hat einen Testplangenerator zur Erzeugung eines Testplanes für einen Datenpfad, der so ausgelegt ist, daß er eine festgelegte Kontrolltestfähigkeit hat, wobei der Testplan aus drei Phasen besteht, das heißt, aus einer Zuführung des Testvektors an einen Dateneingang, der Ausführung eines Testes und der Ableitung eines Ausgangs-Antwortsignals, in jedem einem Test zu unterwerfenden Modul vorhanden ist. Die integrierte Schaltung ist somit in der Lage, einen Testplan als Zeitserie eines Kontrollsignals an einen Kontrolleingang eines Datenpfades zuzuführen, die Testdurchführungszeit zu verkürzen und den Testplan mit normaler Betriebsgeschwindigkeit der Schaltung zu erzeugen, so daß ein Test mit der tatsächlichen Betriebsgeschwindigkeit durchgeführt werden kann. |
| 56 | Citations | CT |
EP000000921406A2 (EP 0 921 406 A2)
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| 56 | NPL citations | CTNP | MASUZAWA,T., WADA,H., SALUJA,K.K., FUJIWARA, H.: A Non-Scan DFT Method for RTL Data Paths To Archieve Complete Fault Efficiency. In: Information Science Technical Report TR980009, Nara Institute of Science and Technology, Japan, Juli 1998;
GHOSH,I., RAGHUNATHAN,A., JHA,N.K.: A Design for Testability Technique for RTL Circuits Using Control/Data Flow Extraction. In: IEEE/ACM Internat. Conference on Computer-Aided Design ICCAD-96, San Jose, 1996, S. 329-336 |
| 43 | Date of first publication | EVT | Jun 7, 2001 |
| Number of official communications (office actions) | | 2 |
| Number of responses | | 1 |
| Date of the first transfer into DPMAregister | EREGT | May 26, 2011 |
| Date of the (most recent) update in DPMAregister | REGT | Aug 3, 2017
(Show all update days)(Hide all update days)- Aug 3, 2017; Jan 20, 2016; Feb 27, 2014; Aug 14, 2013; Aug 2, 2013; Jun 25, 2013; May 29, 2013; May 9, 2013; Apr 11, 2013; Apr 4, 2013; Mar 5, 2013; Feb 23, 2013; Jan 22, 2013; Nov 27, 2012; Nov 22, 2012; Nov 20, 2012; Nov 6, 2012; Sep 29, 2012; Feb 24, 2012; Feb 17, 2012; Jan 13, 2012; Nov 5, 2011; Jul 17, 2011
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- May 26, 2011
- Date of the first transfer into DPMAregister
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